ja, du hast recht – und das ist auch nichts Neues. Seit der 7-nm-Ära ist das Node-Naming kompletter Marketing-Bullshit. Niemand mit Verstand glaubt ernsthaft, dass die Transistoren plötzlich 0,7 nm breit sind. Wer das behauptet, hat entweder keine Ahnung oder will Klicks.
Die realen Pitches bei IBM liegen bei 42–45 nm Gate Pitch, Nanosheets um die 5 nm dick – genau wie du mit dem TEM-Bild zeigst. Das ist völlig normal für diese Generation. IBM nennt es „0,7 nm / 7A“, weil sie damit die nächste Evolutionsstufe markieren wollen. Intel macht exakt dasselbe mit „18A“ (real ~50 nm Pitch). Das ist seit Jahren so und jeder, der sich ein bisschen auskennt, weiß das.
Trotzdem ist es kein reines Hype-Gewäsch. Die echte Nachricht ist die Nanostack-3D-Architektur: Die stapeln die Transistoren jetzt richtig vertikal und versetzt. Dadurch kommt fast die doppelte Transistor-Dichte raus im Vergleich zu ihrem eigenen 2nm-Prototyp. Das ist der eigentliche Fortschritt – nicht das Schrumpfen auf dem Papier, sondern das Umgehen der 2D-Grenzen durch echte 3D-Bauweise.
Wer nur auf den „0,7 nm“-Zahl rumreitet und so tut, als wäre alles Fake, ignoriert genau diesen Punkt. Die Physik ist hart, klassisches Schrumpfen geht nicht mehr beliebig weiter. Deshalb kommen jetzt solche 3D-Tricks – und IBM zeigt hier ziemlich deutlich, wo es langgeht.

Ich habe uebrigens schon 2nm Strukturen erzeugt, da hast Du noch in die Hosen gemacht. Intel ist damals aber leider einen anderen Weg gegangen.